در کنفرانس اخیر IEDM، شرکت تایوانی TSMC از نقشه راه نیمه‌رساناها و گره‌های (Nodes) تولید نسل بعدی تراشه‌های خود رونمایی کرد. در این کنفرانس از نوعی معماری انباشته‌سازی سه‌بعدی مبتنی بر چیپلت پرده برداشته شد که می‌توان با آن یک تریلیون ترانزیستور را در یک تراشه گنجاند. انتظار می‌رود این تراشه در سال ۲۰۳۰ رونمایی شود.
براساس گزارش TechSpot، شرکت TSMC برای رسیدن به یک تریلیون ترانزیستور در یک تراشه، از فناوری‌های بسته‌بندی مانند CoWoS ،InFO و SoIC استفاده خواهد کرد. این شرکت همچنین انتظار دارد با این فناوری‌ها تا سال ۲۰۳۰ معماری مونولیتیک خود را به ۲۰۰ میلیارد ترانزیستور برساند.
نقشه راه TSMC تا سال ۲۰۳۰
در‌حال‌حاضر، TSMC درحال توسعه گره‌های تولید N2 و N2P کلاس ۲ نانومتری و فرایندهای ساخت A14 کلاس ۱٫۴ نانومتری و A10 کلاس ۱ نانومتری است. این شرکت انتظار دارد تا پایان سال ۲۰۲۵ تولید ۲ نانومتری خود را آغاز کند. در سال ۲۰۲۸ نیز به سمت فرایند ۱٫۴ نانومتری A14 حرکت خواهد کرد و تا سال ۲۰۳۰ احتمال می‌دهد ترانزیستورهای ۱ نانومتری تولید کند.
تراشه انویدیا GH100 با ۸۰ میلیارد ترانزیستور یکی از پیچیده‌ترین پردازنده‌های یکپارچه موجود در بازار است. بااین‌حال، اندازه این پردازنده‌ها بزرگ‌تر و البته گران‌تر است. ازاین‌رو، TSMC معتقد است که تولیدکنندگان از معماری‌های چندچیپلتی همانند معماری تراشه Instinct MI300X از AMD که اخیراً عرضه شده یا Ponte Vecchio اینتل که دارای ۱۰۰ میلیارد ترانزیستور است، استفاده خواهند کرد.
درهمین‌حال، اینتل روی فرایند ۲ نانومتری (۲۰ آمپر) و ۱٫۸ نانومتری (۱۸ آمپر) خود کار می‌کند. یکی از مزیت‌های این فناوری جدید، سیستمی برای انتقال انرژی از پشت (Backside) به نام PowerVia است که می‌تواند چگالی بالاتر، سرعت کلاک بیشتر و کاهش مصرف انرژی کمتر را فراهم کند. «پت گلسینگر»، مدیر عامل اینتل، ادعا کرده که گره پردازشی ۱۸A نسبت به تراشه‌های ۲ نانومتری TSMC عملکرد بهتری خواهد داشت، به‌رغم اینکه یک سال زودتر عرضه خواهد شد.
برای مقایسه عملکرد این دو غول تراشه‌سازی، باید تا نیمه دوم سال ۲۰۲۴ منتظر ماند. TSMC احتمالاً تا آن زمان N3P را در کنار محصولات ۲۰A و ۱۸A خود به تولید انبوه برساند.
منبع: https://digiato.com/computers-hardware/tsmc-working-towards-a-future-with-trillion-transistor-chips